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带电器件测试与防护-带电器件测试

随着芯片制造和测试自动化程度的提高,人体接触器件的机会相对减少,带电器件模型(CDM)已经成为微电子器件失效的主要原因之一,其重要性越来越多地受到人们的重视。

带电器件测试

A、测试标准

目前三个独立的CDM测试标准是电子工业协会(JEDEC)的标准JESD22-C101(2009)、美国静电协会(ESDA)的标准ANSI/ESD S5.3.1(2009)和日本电子与信息技术产业协会(JEITA)的标准EIAJED-4701/300-2。汽车工业协会的标准AEC-Q100-011采用的测试方法与S5.3.1相同。JEDEC标准是应用最广泛的标准,IC厂商的使用率超过80%以上。在对放电模拟器的波形进行校准和验证时,三个主要的测试标准中,存在着许多明显的不同之处:

1、校准平台不同。JEDEC标准采用金属基体放在绝缘平台上进行。ESDA标准采用在绝缘介质上嵌入金属基体,放在薄的绝缘平台上进行。JEITA也采用绝缘介质中嵌入金属基体的方法,但是介电常数比JEDEC低,这能够有效地减少平板电容。

2、示波器的带宽不同。JEDEC推荐采用1GHz带宽的示波器,JEITA推荐至少2GHz带宽的示波器,ESDA推荐采用1GHz和3GHz带宽的示波器。

3、峰值电流和上升时间水同。在给定电压下,ESDA采用最大的峰值电流。JEDEC的峰值电流比ESDA低15%-25%,JEITA的峰值电流比JEDEC低40%-50%。

这些不同之处,即使在相同的电压下,导致放电电流波形不同,产生的CDM ESD也不同。2009年,ESDA和JEDEC开始合作,结合ESDA和JEDEC标准,产生近似的放电电流波形和峰值电流,形成统一的CDM测试标准(ESDA/JEDEC)。

B、期望级别

IC的CDM级别在设计和制造过程中已经确定,测试的目的是确认并获得IC的CDM敏感度等级。以往均认为IC的CDM敏感度达到500V是安全的。2009年,工业协会ESD防护目标分会在广泛调查了生产线和使用过程中的失效率,完成了一份报告。该报告称在65nm CMOS工艺中,在JEDEC标准规定的测试方法中,不允许IC的CDM敏感度超过250V。在更先进的制造工艺中,比如在32nm CMOS工艺中,由于更薄的氧化层和最密集的封装,推荐相应地提高CDM的敏感度,比如125V或者更低。然而,在传统工艺中,IC的CDM敏感度依然推荐采用500V。

C、测试方法

现在普遍采用的CDM ESD测试是对整个芯片的ESD防护能力进行评价,涉及芯片的各个输入输出管脚、电源地之间的静电放电保护能力,可以定义一个器件所能承受的最大CDM ESD电压。但是,对于CDM ESD现象发生过程中的物理机制,它们并没有能力进行细致的描述。这样,就给在ESD保护器件的研究和设计带来了困难。为了解决这个问题,VFTLP技术被引入ESD测试中。通过VFTLP,能够得到器件的电压-电流关系曲线,进而估计ESD保护器件特性参数,为器件的优化和设计服务。VF-TLP(Very Fast TLP)则在时域范围内代表征了CDM模型,使用TDR TLP系统可以提取V(t)、I(t)等时域参数。但VFTLP并不代表任何真实的ESD事件,它仅作为ESD保护结构的设计人员和失效分析人员的工具,用来进行电路的分析和失效分析。由于VFTLP测试中还带有漏电流评价,所以集成电路的设计人员能很容易通过VFTLP测试图形来分析该保护结构失效前的工作状态,通过分析结果,从中找出失效原因,从而为重新设计保护结构和提高保护能力带来便利。在VFTLP的基础上,为了更好地对IC的CDM ESD进行评价,又发展了VFTLP-VT和CC-TLP两种方法,它们与VFTLP有着不同的适用范围。


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